Systemverilog für Design Zweite Ausgabe: Ein Leitfaden zur Verwendung von Systemverilog für den Hardwareentwurf und die Modellierung

Bewertung: ⭐⭐⭐⭐⭐  (4,2 von 5)

Leserbewertungen

Zusammenfassung:

Das Buch ist sehr empfehlenswert für Ingenieure, die von Verilog auf SystemVerilog umsteigen, insbesondere für Designzwecke. Es ist detailliert, leicht zu lesen und gut strukturiert. Es wird jedoch darauf hingewiesen, dass die Kindle-Ausgabe eine schlechte Formatierung aufweist und einige Benutzer das Gefühl haben, dass es keine umfassende Abdeckung der SystemVerilog-Sprache und einen spärlichen Index hat.

Vorteile:

⬤ Großartig für Ingenieure, die mit Verilog vertraut sind und auf SystemVerilog umsteigen, insbesondere für den Entwurf.
⬤ Detailliert und dennoch leicht zu lesen.
⬤ Enthält gute Beispiele und Fallstudien.
⬤ Gut strukturierte Themen, die logisch aufgebaut sind.
⬤ Empfohlen für RTL-Designer und Architekten.

Nachteile:

⬤ Schlechte Formatierungsprobleme bei der Kindle-Ausgabe.
⬤ Nicht umfassend; es fehlen Details über die gesamte SystemVerilog-Sprache.
⬤ Spärlicher Index im Vergleich zu anderen Lehrbüchern.
⬤ Konzentriert sich in erster Linie auf synthetisierbare Funktionen und deckt nicht synthetisierbare Aspekte ab.

(basierend auf 14 Leserbewertungen)

Originaltitel:

Systemverilog for Design Second Edition: A Guide to Using Systemverilog for Hardware Design and Modeling

Inhalt des Buches:

In seiner aktualisierten zweiten Auflage wurde dieses Buch Kapitel für Kapitel umfassend überarbeitet, um die vielen Text- und Beispielaktualisierungen aufzunehmen, die erforderlich sind, um die zwischen der ersten Auflage des Buches und der Fertigstellung des neuen Standards angenommenen Änderungen zu berücksichtigen.

Das Buch spiegelt die syntaktischen und semantischen Änderungen an der SystemVerilog-Sprache genau wider und ist damit ein unverzichtbares Nachschlagewerk für Systemexperten, die die neuesten Versionsinformationen benötigen. Darüber hinaus enthält die zweite Auflage ein neues Kapitel, in dem die SystemVerilog-„Pakete“ erklärt werden, einen neuen Anhang, der die im Buch vorgestellten Syntheserichtlinien zusammenfasst, und alle Codebeispiele wurden auf die endgültige Syntax aktualisiert und mit der neuesten Version der Tools von Synopsys, Mentor und Cadance neu ausgeführt.

Weitere Daten des Buches:

• ISBN: 9781441941251
• Autor: Stuart Sutherland
• Verlag: Springer Nature
• Sprache: Englisch
• Einband: Taschenbuch